I Verilog er alltid blokken en av de prosedyremessige blokkene. Utsagn i en alltid-blokk utføres sekvensielt.

En alltid-blokk kjøres alltid, i motsetning til innledende blokker som bare kjøres én gang i begynnelsen av simuleringen. Alltid-blokken skal ha en sensitiv liste eller en forsinkelse knyttet til seg

Den sensitive listen er den som forteller alltid blokken når kodeblokken skal utføres.

Syntaks

De Verilog blokker alltid følgende syntaks

 always @ (event) [statement] always @ (event) begin [multiple statements] end 

Eksempler

ikke

Symbolet @ etter reservert ord alltid , indikerer at blokkeringen vil bli utløst på tilstanden i parentes etter symbolet @.

 always @ (x or y or sel) begin m = 0; if (sel == 0) begin m = x; end else begin m = y; end end 

I eksemplet ovenfor beskriver vi en 2:1 mux, med input x og y. De dette er den valgte inngangen, og m er mux-utgangen.

I enhver kombinasjonslogikk endres utdata når inngangen endres. Når denne teorien brukes på alltid blokker, må koden i alltid blokker utføres når inngangs- eller utdatavariablene endres.

MERK: Den kan drive reg og heltallsdatatyper, men kan ikke drive tråddatatyper.

Det er to typer sensitive lister i Verilog, for eksempel:

1. Nivåfølsom (for kombinasjonskretser).
2. Kantfølsom (for flip-flops).

Koden nedenfor er den samme 2:1 mux, men utgangen m er nå en flip-flop-utgang.

 always @ (posedge clk ) if (reset == 0) begin m <= 0; end else if (sel="=" 0) begin m <="x;" pre> <h4>NOTE: The always block is executed at some particular event. A sensitivity list defines the event.</h4> <h3>Sensitivity List</h3> <p>A sensitivity list is an expression that defines when the always block executed, and it is specified after the @ operator within the parentheses ( ). This list may contain either one or a group of signals whose value change will execute the always block.</p> <p>In the code shown below, all statements inside the always block executed whenever the value of signals x or y change.</p> <pre> // execute always block whenever value of &apos;x&apos; or &apos;y&apos; change always @ (x or y) begin [statements] end </pre> <p> <strong>Need of Sensitivity List</strong> </p> <p>The always block repeats continuously throughout a simulation. The sensitivity list brings a certain sense of timing, i.e., whenever any signal in the sensitivity list changes, the always block is triggered.</p> <p>If there are no timing control statements within an always block, the simulation will hang because of a zero-delay infinite loop.</p> <p>For example, always block attempts to invert the value of the signal clk. The statement is executed after every 0-time units. Hence, it executes forever because of the absence of a delay in the statement.</p> <pre> // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; </pre> <p>If the sensitivity list is empty, there should be some other form of time delay. Simulation time is advanced by a delay statement within the always construct.</p> <pre> always #10 clk = ~clk; </pre> <p>Now, the clock inversion is done after every 10-time units. That&apos;s why the real Verilog design code always requires a sensitivity list.</p> <h4>NOTE: Explicit delays are not synthesizable into logic gates.</h4> <h3>Uses of always block</h3> <p>An always block can be used to realize combinational or sequential elements. A sequential element like flip flop becomes active when it is provided with a clock and reset.</p> <p>Similarly, a combinational block becomes active when one of its input values change. These hardware blocks are all working concurrently independently of each other. The connection between each is what determines the flow of data.</p> <p>An always block is made as a continuous process that gets triggered and performs some action when a signal within the sensitivity list becomes active.</p> <p>In the following example, all statements within the always block executed at every positive edge of the signal clk</p> <pre> // execute always block at the positive edge of signal &apos;clk&apos; always @ (posedge clk) begin [statements] end </pre> <h3>Sequential Element Design</h3> <p>The below code defines a module called <strong> <em>tff</em> </strong> that accepts a data input, clock, and active-low reset. Here, the always block is triggered either at the positive edge of the <strong> <em>clk</em> </strong> or the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>1. The positive edge of the clock</strong> </p> <p>The following events happen at the positive edge of the clock and are repeated for all positive edge of the clock.</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> .</p> <ul> <li>If <strong> <em>rstn</em> </strong> is zero, then output q should be reset to the default value of 0.</li> <li>If <strong> <em>rstn</em> </strong> is one, then it means reset is not applied and should follow default behavior.</li> </ul> <p> <strong>Step 2:</strong> If the previous step is false, then</p> <ul> <li>Check the value of d, and if it is found to be one, then invert the value of q.</li> <li>If d is 0, then maintain value of q.</li> </ul> <pre> module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=></pre></=>

Liste over behov for følsomhet

Alltid-blokken gjentas kontinuerlig gjennom en simulering. Følsomhetslisten gir en viss følelse av timing, dvs. hver gang et signal i sensitivitetslisten endres, utløses alltid-blokken.

Hvis det ikke er noen tidskontrollutsagn i en alltid-blokk, vil simuleringen henge på grunn av en uendelig løkke med null forsinkelse.

For eksempel, blokker alltid forsøk på å invertere verdien av signalet clk. Utsagnet utføres etter hver 0-tidsenhet. Derfor utføres den for alltid på grunn av fraværet av en forsinkelse i erklæringen.

 // always block started at time 0 units // But when is it supposed to be repeated // There is no time control, and hence it will stay and // be repeated at 0-time units only and it continues // in a loop and simulation will hang always clk = ~clk; 

Hvis sensitivitetslisten er tom, bør det være en annen form for tidsforsinkelse. Simuleringstiden forlenges av en forsinkelseserklæring i alltid-konstruksjonen.

 always #10 clk = ~clk; 

Nå gjøres klokkeinversjonen etter hver 10-tidsenhet. Det er derfor den ekte Verilog-designkoden alltid krever en følsomhetsliste.

MERK: Eksplisitte forsinkelser kan ikke syntetiseres til logiske porter.

Bruker alltid blokk

En alltid-blokk kan brukes til å realisere kombinasjons- eller sekvensielle elementer. Et sekvensielt element som flip flop blir aktivt når det er utstyrt med en klokke og tilbakestilling.

På samme måte blir en kombinasjonsblokk aktiv når en av inngangsverdiene endres. Disse maskinvareblokkene fungerer alle samtidig uavhengig av hverandre. Forbindelsen mellom hver er det som bestemmer dataflyten.

En alltid blokkering lages som en kontinuerlig prosess som utløses og utfører en handling når et signal i sensitivitetslisten blir aktivt.

I det følgende eksempelet blir alle setninger i alltid-blokken utført ved hver positive kant av signalet clk

 // execute always block at the positive edge of signal 'clk' always @ (posedge clk) begin [statements] end 

Sekvensielt elementdesign

Koden nedenfor definerer en modul kalt tff som aksepterer datainndata, klokke og aktiv-lav tilbakestilling. Her utløses alltid blokken enten ved den positive kanten av klk eller den negative kanten av rstn .

1. Den positive kanten av klokken

Følgende hendelser skjer ved den positive kanten av klokken og gjentas for alle positive kantene av klokken.

Trinn 1: Først, if-setningen sjekker verdien av aktiv-lav tilbakestilling rstn .

• Hvis rstn er null, bør utgang q tilbakestilles til standardverdien 0.
• Hvis rstn er én, betyr det at tilbakestilling ikke brukes og bør følge standardoppførsel.

Steg 2: Hvis det forrige trinnet er usant, da

• Kontroller verdien av d, og hvis den viser seg å være én, inverter verdien av q.
• Hvis d er 0, opprettholder verdien av q.

 module tff (input d, clk, rstn, output reg q); always @ (posedge clk or negedge rstn) begin if (!rstn) q <= 0; else if (d) q <="~q;" end endmodule pre> <p> <strong>2. Negative edge of reset</strong> </p> <p>The following events happen at the negative edge of <strong> <em>rstn</em> </strong> .</p> <p> <strong>Step 1:</strong> First, if statement checks the value of active-low reset <strong> <em>rstn</em> </strong> . At the negative edge of the signal, its value is 0.</p> <ul> <li>If the value of <strong> <em>rstn</em> </strong> is 0, then it means reset is applied, and output should be reset to the default value of 0.</li> <li>And if the value of <strong> <em>rstn</em> </strong> is 1, then it is not considered because the current event is a negative edge of the <strong> <em>rstn</em> </strong> .</li> </ul> <h3>Combinational Element Design</h3> <p>An always block can also be used in the design of combinational blocks.</p> <p>For example, the digital circuit below represents three different logic gates that provide a specific output at signal o.</p> <img src="//techcodeview.com/img/verilog-tutorial/39/verilog-always-block.webp" alt="Verilog Always Block"> <p>The code shown below is a module with four input ports and a single output port called o. The always block is triggered whenever any of the signals in the sensitivity list changes in value.</p> <p>The output signal is declared as type <strong> <em>reg</em> </strong> in the module port list because it is used in a procedural block. All signals used in a procedural block should be declared as type <strong> <em>reg</em> </strong> .</p> <pre> module combo (input a, input b, input c, input d, output reg o); always @ (a or b or c or d) begin o <= ~((a & b) | (c^d)); end endmodule < pre> <p>The signal o becomes 1 whenever the combinational expression on the RHS becomes true. Similarly, o becomes 0 when RHS is false.</p> <hr></=></pre></=>