Verilog er et maskinvarebeskrivelsesspråk (HDL). Det er et språk som brukes for å beskrive et digitalt system som en nettverkssvitsj, en mikroprosessor, et minne eller en flip-flop. Vi kan beskrive hvilken som helst digital maskinvare ved å bruke HDL på alle nivåer. Design beskrevet i HDL er uavhengig av teknologi, veldig lett å designe og feilsøke, og er normalt mer nyttige enn skjemaer, spesielt for store kretser.
Hva er Verilog?
Verilog er et HARDWARE DESCRIPTION LANGUAGE (HDL), som brukes til å beskrive et digitalt system som en nettverkssvitsj eller en mikroprosessor eller et minne som en flip-flop.
Verilog ble utviklet for å forenkle prosessen og gjøre HDL mer robust og fleksibel. I dag er Verilog den mest populære HDL som brukes og praktiseres i hele halvlederindustrien.
HDL ble utviklet for å forbedre designprosessen ved å la ingeniører beskrive ønsket maskinvares funksjonalitet og la automasjonsverktøy konvertere denne oppførselen til faktiske maskinvareelementer som kombinasjonsporter og sekvensiell logikk.
Verilog er som alle andre maskinvarebeskrivelsesspråk. Det tillater designerne å designe designene i enten Bottom-up eller Top-down metodikk.
Verilog Abstraksjonsnivåer
Verilog støtter et design på mange abstraksjonsnivåer, for eksempel:
- Atferdsnivå
- Register-overføringsnivå
- Portnivå
Atferdsnivå
Atferdsnivået beskriver et system ved hjelp av samtidige algoritmer atferdsmessig. Hver algoritme er sekvensiell, noe som betyr at den består av et sett med utførte instruksjoner én etter én. Funksjoner, oppgaver og blokker er hovedelementene. Det tas ikke hensyn til den strukturelle realiseringen av designet.
Registrer-overføringsnivå
Design som bruker registeroverføringsnivået spesifiserer en krets egenskaper ved bruk av operasjoner og overføring av data mellom registrene.
Den moderne definisjonen av en RTL-kode er 'Enhver kode som kan syntetiseres kalles RTL-kode'.
Gatenivå
Egenskapene til et system er beskrevet av logiske lenker og deres tidsegenskaper innenfor det logiske nivået. Alle signaler er diskrete signaler. De kan bare ha bestemte logiske verdier (`0', `1', `X', `Z`).
De brukbare operasjonene er forhåndsdefinerte logiske primitiver (grunnleggende porter). Portnivåmodellering er kanskje ikke den rette ideen for logisk design. Gatenivåkode genereres ved hjelp av verktøy som synteseverktøy, og nettlisten hans brukes til gatenivåsimulering og backend.
Verilogs historie
- Verilog HDLs historie går tilbake til 1980-tallet da et selskap kalt Gateway Design Automation utviklet en logikksimulator, Verilog-XL, og et maskinvarebeskrivelsesspråk.
- Cadence Design Systems kjøpte Gateway i 1989 og med det rettighetene til språket og simulatoren. I 1990 satte Cadence språket i det offentlige domene, med den hensikt at det skulle bli et standard, ikke-proprietært språk.
- Verilog HDL vedlikeholdes nå av en ideell organisasjon, Accellera, dannet fra sammenslåingen av Open Verilog International (OVI) og VHDL International. OVI hadde i oppgave å ta språket gjennom IEEE-standardiseringsprosedyren.
- I desember 1995 ble Verilog HDL IEEE Std. 1364-1995. En betydelig revidert versjon ble publisert i 2001: IEEE Std. 1364-2001. Det ble en ny revisjon i 2005, men dette tilførte bare noen få mindre endringer.
- Accellera har også utviklet en ny standard, SystemVerilog, som utvider Verilog.
- SystemVerilog ble en IEEE-standard (1800-2005) i 2005.
Hvordan er Verilog nyttig?
Verilog skaper et abstraksjonsnivå som hjelper til med å skjule detaljene i implementeringen og teknologien.
For eksempel vil en D-flip-flop-design kreve kunnskap om hvordan transistorene må ordnes for å oppnå en positiv-flank-utløst FF og hvilke stige-, fall- og CLK-Q-tider som kreves for å låse verdien på en flopp blant mye andre teknologiorienterte detaljer.
Effekttap, timing og evnen til å drive nett og andre flopper vil også kreve en mer grundig forståelse av en transistors fysiske egenskaper.
Verilog hjelper oss å fokusere på atferden og la resten ordnes opp senere.
Forutsetninger
Før du lærer Verilog, bør du ha grunnleggende kunnskap om VLSI-designspråk.
- Du bør vite hvordan logiske diagrammer fungerer, boolsk algebra, logiske porter, kombinasjonelle og sekvensielle kretser, operatører, etc.
- Du bør vite om statiske tidsanalysekonsepter som oppsettstid, holdetid, kritisk bane, grenser for klokkefrekvens, etc.
- ASIC og FPGA grunnleggende og syntese og simuleringskonsepter.
Publikum
Vår Verilog-opplæring er utviklet for å hjelpe nybegynnere, designingeniører og verifikasjonsingeniører som er villige til å lære hvordan man modellerer digitale systemer i Verilog HDL for å tillate automatisk syntese. Ved slutten av denne opplæringen vil du ha oppnådd et middels ekspertisenivå i Verilog.
Problem
Vi forsikrer deg om at du ikke vil finne noe problem med Verilog Tutorial. Men hvis det er noen feil, vennligst legg inn spørsmålet i kontaktskjemaet.